Contexte et problématique

Le matériel constitue la racine de confiance des architectures sécurisées, mais il reste vulnérable aux attaques physiques telles que l’injection de fautes par chauffage localisé, irradiation laser ou rayons X. Pour détecter ces menaces, des capteurs distribués basés sur des oscillateurs en anneau (Ring Oscillators - RO) différentiels ont été proposés : ils exploitent l’asymétrie de routage interne des LUTs (ex : délai du PIN1 vs PIN6) face aux perturbations. Cependant, le dimensionnement purement matériel de ces capteurs ne suffit pas à garantir leur fiabilité. En raison des variations de procédé de fabrication du silicium, chaque capteur présente un écart de fréquence initial aléatoire, ce qui engendre un taux de faux positifs d’environ 5,5 % en condition nominale à 40°C. La problématique de ce stage est de concevoir et d’implémenter un mécanisme d’étalonnage (offset calibration) sur puce permettant d’aligner tous les capteurs sur un écart de fréquence de référence commun, afin de garantir une détection robuste de l’attaque tout en éliminant les fausses alertes.

Objectifs du stage

L’objectif de ce stage est de concevoir une architecture d’étalonnage hybride (logicielle/matérielle) pour un réseau de capteurs différentiels sur FPGA. Le/la stagiaire aura pour missions principales :

• Modélisation : Analyser l’impact des variations de fabrication sur les fréquences des RO utilisant les entrées PIN1 et PIN6.
• Implémentation de l’étalonnage : Développer le mécanisme d’extraction de l’écart de fréquence au repos et le système d’application de l’offset de correction en temps réel.
• Campagne d’expérimentation : Soumettre le système à des attaques physiques par stress thermique (de 40°C à 150°C) pour évaluer le déclenchement des alarmes lors de l’inversion des fréquences.
• Évaluation sécuritaire : Quantifier l’amélioration apportée par l’étalonnage sur l’élimination des faux positifs par rapport à un dimensionnement matériel classique.

Travail demandé et découpage indicatif (4–5 mois)

• Mois 1 : État de l’art sur les attaques physiques, les capteurs asymétriques sur FPGA et les méthodes de compensation des variations de procédé (PVT). Prise en main de l’architecture existante sous Vivado.
• Mois 2 : Implémentation des modules de comptage de fréquence et conception du mécanisme d’étalonnage matériel/logiciel (calcul et mémorisation de l’offset).
• Mois 3 : Intégration et validation du mécanisme d’étalonnage, puis réalisation d’une première campagne de tests.
• Mois 4 : Campagne de tests sous contrainte thermique (utilisation d’un générateur d’air chaud), collecte et analyse des données (taux de détection et faux positifs).
• Mois 5 (si applicable) : Approfondissement de l’analyse des résultats, formulation de recommandations et rédaction du rapport final.

Profil du candidat recherché

• Formation : Étudiant(e) en M1 ou en année équivalente du cycle ingénieur.
• Solides bases en conception numérique pour FPGA (VHDL ou Verilog).
• Connaissance des flux d’implémentation (Vivado).
• Maîtrise d’un langage de script (Python, C/C++) pour le traitement de données.
• Intérêt marqué pour la sécurité matérielle (hardware security).

Candidature

Envoyez vos CV et lettres de motivation à l’adresse suivante :

adouadi@laas.fr.