Contexte, problématique

Les générateurs de nombres véritablement aléatoires (TRNG - True Random Number Gene- rators) sont au cœur de la sécurité des systèmes d’information, car ils fournissent l’entropie nécessaire à la création de clés cryptographiques robustes. Sur les architectures reconfigurables de type FPGA, ces générateurs exploitent généralement le bruit physique du silicium, comme la gigue d’horloge (jitter) d’oscillateurs en anneau. Cependant, les circuits intégrés subissent une dégradation inéluctable au cours de leur cycle de vie à cause du stress thermique et élec- trique (phénomènes de vieillissement tels que NBTI, HCI, électromigration). La problématique de ce stage est d’étudier dans quelle mesure ce vieillissement matériel altère la source de bruit du TRNG (perte de gigue, biais statistique), risquant ainsi de rendre les clés cryptographiques prédictibles et de compromettre la sécurité globale du système.

Objectifs du stage

L’objectif de ce stage est de concevoir des architectures TRNG sur cible FPGA, de mettre en place un protocole d’évaluation de leur robustesse face au temps, et d’analyser la dégradation de l’aléa. Le/la stagiaire aura pour missions principales :

• Implémentation matérielle : Concevoir et implémenter des architectures de TRNG (ex : Ring Oscillators, PLL) en VHDL/Verilog sur FPGA, en gérant finement les contraintes de placement-routage pour préserver l’instabilité désirée.
• Mise en place d’un protocole de vieillissement : Concevoir une méthodologie de test permettant de simuler ou d’appliquer un vieillissement accéléré sur la puce (stress en tension, variations de température).
• Collecte de données : Développer l’interface de communication pour extraire de manière fiable et rapide les séquences de bits générées par les TRNG vers un PC.
• Analyse statistique et sécuritaire : Évaluer la qualité de l’aléa produit avant et après vieillissement à l’aide des suites de tests standards de l’industrie (NIST SP 800-90B, AIS- 31).

Travail demandé et découpage indicatif (5-6 mois)

• Mois 1 : État de l’art (Architectures TRNG sur FPGA, mécanismes de vieillissement, tests statistiques).
• Mois 2 : Développement VHDL/Verilog et implémentation sous contraintes des généra- teurs.
• Mois 3 : Mise en place du banc de test (interface PC/FPGA) et du protocole de vieillis- sement.
• Mois 4-5 : Campagne d’expérimentation, stress matériel et analyse statistique des flux aléatoires.
• Mois 6 : Synthèse des résultats, recommandations de conception et rédaction du rapport.

Profil du candidat recherché

Formation : Étudiant(e) en M2 Recherche ou 3ème année d’école d’ingénieur en Microélectronique, Systèmes Embarqués ou Cybersécurité Matérielle.

Compétences souhaitées :

• Solides bases en conception numérique pour FPGA (VHDL ou Verilog).
• Connaissance des flux de synthèse et d’implémentation (Vivado ou Quartus).
• Maîtrise d’un langage de script (Python, C/C++) pour l’analyse de données.
• Un fort intérêt pour la sécurité matérielle (hardware security) et l’analyse statistique.

Candidature

Envoyez vos CV et lettres de motivation à l’adresse suivante :

et/ou