L’augmentation continue des performances des technologies CMOS met en évidence les limites des architectures informatiques conventionnelles, notamment le goulot d’étranglement de von Neumann lié à la séparation entre mémoire et calcul. Une approche prometteuse pour dépasser cette limitation repose sur l’intégration de fonctions mémoire non volatiles directement dans les dispositifs de traitement, ouvrant la voie aux architectures dites Logic-in-Memory et au calcul neuromorphique. Dans ce contexte, les matériaux ferroélectriques à base d’oxyde d’hafnium-zirconium (HZO) constituent une solution particulièrement attractive, en raison de leur compatibilité CMOS et de leur aptitude à la miniaturisation. Les transistors ferroélectriques (FeFETs) basés sur HZO permettent de combiner non-volatilité et mise à l’échelle avancée, mais leur intégration dans des architectures tridimensionnelles de type Gate-All-Around (GAA) reste un défi technologique majeur. Cette thèse porte sur l’intégration et la caractérisation de couches ultraminces d’HZO ferroélectrique dans des transistors à nanofils et nanofeuillets verticaux GAA. Après une phase d’optimisation de l’HZO en géométrie planaire (condensateurs ferroélectriques), la cristallinité, la phase ferroélectrique et les performances électriques (polarisation, rétention, endurance) sont étudiées et optimisées. Ces couches sont ensuite intégrées sur des nanostructures verticales, nécessitant le développement de méthodes avancées de caractérisation structurale en 3D, notamment par STEM 4D couplé à des outils d’analyse par apprentissage automatique. La ferroélectricité de l’HZO est démontrée dans des condensateurs et transistors verticaux, avec des performances élevées. L’intégration de l’HZO comme oxyde de grille dans des FeFETs verticaux GAA, via des procédés gate-first et gate-last, permet d’obtenir des dispositifs pleinement fonctionnels, présentant des comportements de commutation et de modulation analogique compatibles avec des applications en calcul neuromorphique. Ce travail établit un lien entre les études planaires sur l’HZO et les architectures CMOS 3D avancées, et ouvre la voie à des dispositifs non volatils, évolutifs et intégrés, capables de rapprocher mémoire et logique pour les futures générations de circuits basse consommation.