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TCAD and SPICE modeling help solve ESD protection issues in analog CMOS technology
D.TREMOUILLES, G.BERTRAND, M.BAFLEUR, F.BEAUDOIN, P.PERDU, N.GUITARD, L.LESCOUZERES
CIP, CNES-THALES, ON Semiconductor
Manifestation avec acte : 23rd International Conference on Microelectronics (MIEL 2002), Nis (Yougoslavie), 12-15 Mai 2002, pp.749-752 , N° 01610
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52027Conception et optimisation de circuits robustes aux décharges électrostatiques ; vers la fiabilité prédictive
D.TREMOUILLES
CIP
Manifestations avec acte à diffusion limitée : Vèmes Journées Nationales du Réseau Doctoral de Microélectronique (JNRDM'2002), Grenoble (France), 23-25 Avril 2002, pp.194-195 , N° 02224
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52123Backside localization of current leakage faults using thermal laser stimulation
R.DESPLATS, F.BEAUDOIN, P.PERDU, P.POIRIER, D.TREMOUILLES, M.BAFLEUR, D.LEWIS
CNES-THALES, LAMIP, CIP, IXL
Manifestation avec acte : 12th European Symposium on Reliability of Electron Devices, Failure Physics and Analysis (ESREF'2001), Bordeaux (France), 1-5 Octobre 2001 , N° 01454
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48042Backside localization of current leakage faults using thermal laser stimulation
R.DESPLATS, F.BEAUDOIN, P.PERDU, P.POIRIER, D.TREMOUILLES, M.BAFLEUR, D.LEWIS
CNES-THALES, LAMIP, CIP, IXL
Revue Scientifique : Microelectronics Reliability, Vol.41, N°9-10, pp.1539-1544, Septembre-Octobre 2001 , N° 01454
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48043Analysis and compact modeling of a vertical grounded-base NPN bipolar transistor used as ESD protection in a smart power technology
G.BERTRAND, C.DELAGE, M.BAFLEUR, N.NOLHIER, J.M.DORKEL, Q.NGUYEN, N.MAURAN, D.TREMOUILLES, P.PERDU
ON Semiconductor, ISGE, 2I, CNES-THALES
Revue Scientifique : IEEE Journal of Solid-State Circuits, Vol.36, N°9, pp.1373-1381, Septembre 2001 , N° 01667
Lien : http://hal.archives-ouvertes.fr/hal-00143927
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Abstract
A thorough analysis of the physical mechanisms involved in a Vertical Grounded-Base NPN bipolar transistor (VGBNPN) under ElectroStatic Discharge (ESD) stress is first carried out by using 2D-device simulation, Transmission Line Pulse measurement (TLP) and photoemission experiments. This analysis is used to account for the unexpected low value of the VGBNPN snapback holding voltage under TLP stress. A compact model based on a new avalanche formulation resulting from the exact resolution of the ionization integral is therefore proposed
Mots-Clés / Keywords
Bipolar; compact modeling ; ESD; Smart-power; 2D; Simulation;
Analysis and compact modeling of a vertical grounded-base NPN bipolar transistor used as an ESD protection in a smart power technology
G.BERTRAND, C.DELAGE, M.BAFLEUR, N.NOLHIER, J.M.DORKEL, Q.NGUYEN, N.MAURAN, D.TREMOUILLES, P.PERDU
CIP, ON Semiconductor, CNES-THALES, 2I
Revue Scientifique : IEEE Journal of Solid-State Circuits, Vol.36, N°9, pp.1373-1381, Septembre 2001 , N° 00036
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47284Circuit test en vue de l'analyse de signatures de défaillance appliquée à la localisation de composants défaillants suite à un stress ESD de type CDM
M.BAFLEUR, D.TREMOUILLES
CIP
Rapport LAAS N°01071, Mars 2001, 26p.
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