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Abstract

A dedicated test vehicle was designed to study the impact of ESD induced latent defects on digital and analog CMOS circuits. Both CDM and TLP stresses were applied to these circuits through a specific pad which allows stressing the circuit core. Both electrical characterization and non-destructive failure analysis were performed to locate the induced defect. For digital circuits, functionality is not affected although the IDDQ quiescent current increased. However, after burn-in and storage, it was observed that the IDDQ current significantly increased suggesting that the circuit lifetime is degraded. In contrast, even at very low stress level, the analog circuit exhibits a dramatic offset degradation and no recovery is observed after burn-in.

Résumé

Les travaux présentés dans ce mémoire visent à améliorer la méthodologie de conception et les performances des stratégies de protection contre les décharges électrostatiques (ESD) dans les circuits intégrés. Pour cela, l'approche choisie est basée sur une analyse approfondie de la physique des composants soumis aux ESD et plus particulièrement, les effets des très fortes densités de courant. L'étude, focalisée sur les transistors bipolaires autopolarisés, s'appuie sur la simulation physique 2D et l'utilisation des outils de localisation de défaillance basés sur les techniques de stimulation laser. L'analyse physique en résultant a permis d'une part, de définir des règles de dessin universelles pour l'obtention d'une robustesse ESD élevée et d'autre part, de proposer des macro-modèles de type SPICE originaux pour prendre en compte les effets des fortes densités de courant. Enfin, après avoir mis en évidence plusieurs phénomènes limitant les performances des réseaux de protection, nous avons défini une méthodologie de conception améliorée permettant de les prendre en compte et de garantir la performance des solutions de protections fournies aux concepteurs de circuits.

Abstract

The research work presented in this thesis is aimed at improving the performance of electrostatic discharges (ESD) protection and the related design methodology for integrated circuits. To achieve this goal, a thorough analysis of the physical mechanisms involved and more precisely of high current density effects has been carried out. Such a study, focused on self-biased bipolar transistors, has been achieved with the help of 2D-numerical simulation and failure localization techniques based on laser stimulation. New universal design guidelines resulting in high performance ESD protections and original SPICE macro-models that take into account high current density effects, are proposed. Finally, the physical mechanisms limiting the performance of ESD protection networks are studied. To cope with these issues, an improved design methodology that guarantees the robustness of ESD protections used by circuit designers, is proposed.

Mots-Clés / Keywords

Décharges électrostatiques (ESD); Protection; Forte densité de courant; Transistor bipolaire autopolarisé; Latch-up; Simulation physique; Modélisation SPICE; Electrostatic discharge (ESD); High current density; Self biased bipolar transistor; Device simulation; SPICE modeling;