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Investigation of statistical tools to analyze repetitive HMM stress endurance of system-level ESD protection
M.DIATTA, D.TREMOUILLES, E.BOUYSSOU, M.BAFLEUR
ISGE, ST
Manifestation avec acte : Electrical Overstress/Electrostatic Discharge Symposium (EOS/ESD 2011), Anaheim (USA), 11-16 Septembre 2011, pp.4A.2-1-4A.2-9 , N° 11422
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125579Building-up of system level ESD modeling: Impact of a decoupling capacitance on ESD Propagation
N.MONNEREAU, F.CAIGNET, D.TREMOUILLES, N.NOLHIER, M.BAFLEUR
ISGE, ESE
Manifestation avec acte : Electrical Overstress / Electrostatic Discharge Symposium (EOS/ESD Symposium 2010), Reno (USA), 3-8 Octobre 2010, pp.127-136 , N° 10099
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122827Pulse induced charging tests in capacitive RF-MEMS switches
J.RUAN, G.J.PAPAIOANNOU, D.TREMOUILLES, N.NOLHIER, F.COCCETTI, R.PLANA
MINC, Athenes, ISGE
Manifestation avec acte : European Microwave Week 2010 (EuMC 2010), Paris (France), 26 Septembre - 1 Octobre 2010, pp.517-520 , N° 10610
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123357Compte-rendu intermédiaire T0+6
M.BAFLEUR, F.CAIGNET, K.ABOUDA, P.BESSE, F.LAFON, J.P.LAINE, N.MONNEREAU, N.NOLHIER, A.SALLES, S.RIGOUR, D.TREMOUILLES, A.WANG
ISGE, FREESCALE, Valeo
Rapport de Contrat : Projet ANR-09-VTT-07-01, Septembre 2010, 5p. , N° 10532
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122453Methodology for design optimization of SOI FinFET grounded-gate NMOS devices
S.THIJS, C.RUSS, D.TREMOUILLES, A.GRIFFONI, D.LINTEN, M.SCHOLZ, N.COLLAERT, R.ROOYACKERS, M.JURCZAK, G.GROESENEKEN
IMEC, INFINEON, ISGE
Revue Scientifique : IEEE Transactions on Device and Materials Reliability, Vol.10, N°3, pp.338-346, Septembre 2010 , N° 10865
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123820Advanced ESD power clamp design for SOI FinFET CMOS technology
S.THIJS, D.TREMOUILLES, D.LINTEN, N.MAHADEVA IYER, A.GRIFFONI, G.GROESENEKEN
IMEC, ISGE
Manifestation avec acte : International Conference on IC Design and Technology (ICICDT 2010), Grenoble (France), 2-4 Juin 2010, pp.43-46 , N° 10965
Lien : http://hal.archives-ouvertes.fr/hal-00677458
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Abstract
Two novel ESD power clamp design techniques for SOI FinFET CMOS technology are reported. First, a layout improvement technique is discussed for stacked gated diodes, which reduces the required area for a given ESD robustness and at the same time reduces the on-resistance of the clamp. Secondly, circuit design techniques are used to convert a standard RC-triggered active ESD clamp into a bi-directional design, thereby alleviating the need for a separate reverse protection diode. The concepts can be applied for planar SOI as well.
Impact of a decoupling capacitance on ESD propagation at system Level : Simulation an d Measurement Comparison
N.MONNEREAU, F.CAIGNET, D.TREMOUILLES
ISGE
Manifestation sans acte : ANADEF (12ème atelier), Port d'Albret (France), 1-4 Juin 2010, 1p. , N° 10033
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123614Simple ICs-internal-protection models for system level ESD simulation
D.TREMOUILLES, N.MONNEREAU, F.CAIGNET, M.BAFLEUR
ISGE
Manifestation avec acte : International Electrostatic Discharge Workshop 2010, Tutzing (Allemagne), 10-13 Mai 2010, 23p. , N° 10034
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122322Impact of a decoupling capacitance on ESD propagation at system Level : Simulation an d Measurement Comparison
N.MONNEREAU, F.CAIGNET, D.TREMOUILLES
ISGE
Manifestation avec acte : International Electrostatic Discharge Workshop 2010, Tutzing (Allemagne), 10-13 Mai 2010, 23p. , N° 10033
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122321Electrical-based ESD characterization of ultrathin-body SOI MOSFETs
A.GRIFFONI, S.THIJS, C.RUSS, D.TREMOUILLES, D.LINTEN, M.SCHOLZ, E.SIMOEN, C.CLAEYS, G.MENEGHESSO, G.GROESENEKEN
IMEC, INFINEON, ISGE, University of Padova
Revue Scientifique : IEEE Transactions on Device and Materials Reliability, Vol.10, N°1, pp.130-141, Mars 2010 , N° 10864
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