Détail - Soutenance de thèse

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DOCTORAT de l'UNIVERSITE DE TOULOUSE

Soutenance de thèse de Houssam ARBESS



Structures MOS-IGBT sur technologie SOI en vue de l'amélioration des performances à haute température de composants de puissance et de protections ESD
(MOS-IGBT structures on SOI technology for improving the high-temperature performance of power components and ESD protections)


Le 22 Mai 2012 à 10h30

Candidat
Houssam ARBESS (Equipe ISGE)
E-mail : houssam.arbess@laas.fr
Lieu
LAAS-CNRS - Salle de Conférences
7 avenue du Colonel Roche
31077 TOULOUSE Cedex 4

Jury

DIRECTEURS DE THÈSE
  • Marise BAFLEUR, Directeur de Recherche au LAAS-CNRS

  • David TREMOUILLES, Chargé de recherche à l'UPS, Toulouse

RAPPORTEURS
  • Philippe GALY, HDR au STMicroelectronics, Crolles
  • Dominique PLANSON, Professeur à l'INSA Lyon
EXAMINATEURS
  • Alain CAZARRE, Professeur à l'Université Paul Sabatier
  • Bruno ALLARD, Professeur à l'INSA Lyon
Résumé :

La miniaturisation ainsi que les nouvelles applications de l’électronique, comme par exemple, l’intégration mécatronique au plus près des moteurs dans l’automobile, requièrent un fonctionnement à haute température des composants. Pour répondre à cette contrainte de la haute température, la technologie SOI (Silicium sur Isolant) permet d’étendre la gamme de températures de fonctionnement tout en garantissant la nécessaire isolation entre les composants.

Dans le cadre du projet FNRAE COTECH, nos travaux avaient pour objectifs d’améliorer le fonctionnement des structures électroniques à haute température d’une technologie SOI (200°C). N’ayant pas la possibilité de modifier les paramètres technologiques de la technologie étudiée, nous avons exploré diverses solutions de conception que ce soit en termes de topologie du composant ou d’architecture de composant.

Après une analyse exhaustive de la bibliographie relative aux effets de la haute température sur les performances et la fiabilité des composants, nous avons recherché la technologie SOI la mieux adaptée pour l’application qui est la conception d’un driver haute température pour la commande d’un onduleur à base de composants JFET SiC. La technologie retenue est une technologie de puissance intelligente comprenant une bibliothèque CMOS basse tension (5V), des transistors de puissance LDMOS (25V, 45V et 80V) et des transistors bipolaires NPN et PNP.

Afin de caractériser cette technologie en température, dans un premier temps, nous avons conçu un véhicule de test en introduisant certaines règles de dessin bénéfiques pour le comportement en température, à la fois pour les composants basse et haute puissance.  Nous avons également étudié une nouvelle architecture de composants combinant au sein d’un même composant un composant MOS et un composant IGBT, dans un objectif d’auto-compensation des effets négatifs de la température.

Afin d’optimiser la conception de ces composants mixtes MOS-IGBT, la méthodologie que nous avons adoptée s’est appuyée sur des simulations physiques 2D et 3D Sentaurus. La simulation 3D a été un outil d’optimisation indispensable pour l’optimisation de ces structures mais n’a cependant pu être utilisée que de manière qualitative du fait de l’absence d’accès aux paramètres technologiques. Dans le cadre de ce travail, deux véhicules de test ont été réalisés et caractérisés.

Ces structures mixtes MOS-IGBT ont été proposées en tant que structures de protection contre les décharges électrostatiques (ESD) pour remplacer une structure de protection de type “power clamp”. Cette architecture mixte confère plusieurs avantages qui sont la possibilité d’activer le thyristor parasite permettant ainsi d’obtenir une très faible résistance à l’état passant quasiment indépendante de la température, une amélioration significative de la robustesse ESD et un gain en surface considérable (facteur 10). L’inconvénient majeur associé au déclenchement du thyristor est son faible courant de maintien incompatible avec une immunité du circuit au risque de latch-up.

 En s’appuyant sur la simulation 3D, nous avons proposé plusieurs solutions, à la fois topologiques et d’architecture, permettant d’augmenter significativement le niveau de ce courant. Ces diverses solutions ont été validées expérimentalement.

Enfin, les bonnes performances de ces structures mixtes ont motivé leur étude en tant que structures de puissance. Dans ce cas, l’objectif majeur est d’éviter le déclenchement du thyristor parasite. Grâce à la simulation 3D, nous avons proposé plusieurs voies d’optimisation permettant d’exploiter les bonnes performances de ces structures à la fois en température et en commutation.


Abstract :

Miniaturization and new applications of electronics, such as integrating mechatronics as close as possible to automotive engines, require high-temperature operation components. To meet this requirement, SOI technologies (silicon on insulator) allows extending the operation temperature range while providing the necessary isolation between components.

Within the framework of COTECH FNRAE project, the objectives of our work were the improvement of the SOI electronic structures at high-temperature operation (200°C). As the technological parameters of our technology could not be changed, we explored various design solutions like the topology of the component or its architecture.

After an exhaustive analysis of the literature in the field of high-temperature electronics and reliability, we selected the most suitable SOI technology for the application that is a high-temperature driver for the control of a power inverter based on JFET SIC components. The chosen technology is a smart power technology including low voltage CMOS (5 V), LDMOS power transistors (25 V, 45 V and 80 V), NPN and PNP bipolar transistor.

To characterize this technology at different temperatures, as a first step, we designed a test vehicle by introducing specific design rules beneficial for the temperature behavior, both for low and high power components. We also studied new components architecture by combining in a single component a MOS and an IGBT, with an objective of self-compensation of the negative effects of temperature.

To optimize the performance of these components (mixed MOS-IGBT), our methodology was based on using 2D and 3D Sentaurus physical simulation. The 3D simulation was an essential tool for the optimization of these structures, but was only used as a qualitative tool since we could not have access to the technological parameters. As part of this work, two test vehicles were produced and characterized.

These mixed structures MOS-IGBT have been proposed as ESD protection structures (Electro Static Discharge protection structures), to replace the LDMOS of a power clamp circuit. This mixed architecture provides several benefits that are the activation of the parasitic thyristor resulting in a very low on-state resistance almost independent of temperature, a significant improvement in ESD robustness and a considerable area saving (factor 10). The major disadvantage associated with the triggering of the thyristor is its low holding current incompatible with the required latch-up immunity of the circuit.

Based on 3D simulation, we have proposed several solutions, both topological and architectural, to significantly increase the level of the holding current. These various solutions have been experimentally validated.

Finally, the good performance of these mixed structures have motivated their study as power structures.  In this case, the major objective is to avoid the triggering of parasitic thyristor. Thanks to 3D simulation, we have proposed several ways of optimization to take advantage of the good temperature and switching performance of these structures. 


Mot(s)-clé(s) : ESD - Haute température - MOS-IGBT - SCR - Simulation 3D - SOI




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